CPU缓存
CPU cache line
- 多核CPU中L1 L2 cache是独立的，L3是共享的
- L1 Cache 通常会分为「数据缓存」和「指令缓存」
- CPU 访问 L1 Cache 只需要 2
4 个时钟周期，访问 L2 Cache 大约 1020 个时钟周期，访问 L3 Cache 大约 2060 个时钟周期，而访问内存速度大概在 200300 个 时钟周期之间。 - cache line是数据读写的基本单元
- cache line由tag和data block组成
- 一个内存的访问地址，包括组标记、CPU Line 索引、偏移量这三种信息，于是 CPU 就能通过这些信息，在 CPU Cache 中找到缓存的数据。而对于 CPU Cache 里的数据结构，则是由索引 + 有效位 + 组标记 + 数据块组成。